сколько выходов у дешифратора кода на все состояния имеющего четыре входа
Сколько выходов у дешифратора кода на все состояния имеющего четыре входа
Дешифраторов с более, чем тремя входами данных, выполненных в виде отдельных микросхем, практически не производят, так как они имели бы недопустимо большое количество выводов. Однако наличие входов выбора микросхемы позволяет каскадировать дешифраторы. На рисунке 6 приведена схема дешифратора с пятью входами данных и тридцатью двумя выходами. Дешифратор собран по схеме каскадирования. Для построения такой схемы потребовался один дешифратор на два входа и четыре дешифратора на три входа.
Рис. 6.
Дешифраторы широко применяются в микропроцессорной технике. И главное их применение – это обеспечение возможности подключения нескольких регистров или ячеек памяти к одной шине данных.
Посмотрите на рисунок 7. На нем изображена схема подключения четырех регистров к шине данных при помощи дешифратора 2Х4 (то есть дешифратора, имеющего два входа и четыре выхода). Это уже элемент микропроцессорной схемотехники. Здесь используются регистры с третьим (высокоимпендансным) состоянием выходов. Они выполняют роль ячеек памяти.
Рис. 7.
LD0…LD7 – это шина данных. Посредством этой шины двоичные восьмиразрядные числа (данные) подаются на блок памяти для их последующей записи в одну из ячеек в режиме записи данных. На нее же поступают данные, считанные из одной из ячеек в режиме чтения памяти.
Теперь рассмотрим процесс чтения информации из памяти. Сначала на шину адреса подается двоичный код адреса той ячейки, откуда необходимо считать число. Код адреса поступит на дешифратор, который в свою очередь активизирует нужную ячейку памяти. После этого на вход READ подается сигнал логического 0. Этот сигнал переведет выходы регистра, выбранного дешифратором в рабочее состояние. Регистр подключит свои выходы к шине данных, и внешнее устройство сможет прочитать содержимое этой ячейки памяти. По окончании процесса чтения сигнал на входе READ должен опять перейти в единичное состояние. В микропроцессорной системе внешним устройством, управляющим процессами чтения и записи памяти чаще всего (но не всегда) является центральный процессор.
Шифраторы, дешифраторы и компараторы кодов
Шифратор — это комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления, причем каждому входу может быть поставлено в соответствие десятичное число, а набор выходных логических сигналов соответствует определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа.
Если количество входов настолько велико, что в шифраторе используются все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов ивыходов в полном шифраторе связано соотношением п = 2т, где п — число входов, т — число выходов.
Рассмотрим пример построения шифратора для преобразования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени подаётся только на один вход.Условное обозначение шифратора и таблица соответствия кода.
Схема такого шифратора, на элементах ИЛИ.
На практике часто используют шифратор с приоритетом. В таких шифраторах код двоичного числа соответствует наивысшему номеру входа, на который подан сигнал «1», т. е. на приоритетный шифратор допускается подавать сигналы на несколько входов, а он выставляет на выходе код числа, соответствующего старшему входу.
Если на всех входах — логическая единица, то на всех выходах также логическая единица, что соответствует числу 0 в так называемом инверсном коде (1111).Если хотябы на одном входе имеется логический ноль, то состояние выходных сигналов определяется наибольшим номе ром входа, на котором имеется логический ноль, и не зависит от сигналов на входах, имеющих меньший номер.
Основное назначение шифратора — преобразование номера источника сигнала в код (например, номера нажатой кнопки некоторой клавиатуры).
Для получения шифраторов с большим числом входов, т. е. наращивания размерности шифратора, объединяют микросхемы шифраторов с дополнительными выводами.
Дешифратором называется комбинационное устройство, преобразующее n-разрядный двоичный код в логический сигнал, появляющийся на том выходе, десятичный номер которого соответствует двоичному коду. Число входов и выходов в так называемом полном дешифраторе связано соотношением т= 2n, где п — число входов, а т— число выходов. Если в работе дешифратора используется неполное число выходов, то такой дешифратор называется неполным. Так, например, дешифратор, имеющий 4 входа и 16 выходов, будет полным, а если бы выходов было только 10, то он являлся бы неполным.
Обратимся для примера к дешифраторуК555ИД6. Дешифратор имеет 4 прямых входа,обозначенных через А1, …, A8. Аббревиатура А обозначает «адрес» (от англ. address). Указанные входы называю т- адресными. Цифры определяют значения активного уровня (единицы) в соответствующем разряде двоичного числа.
Значение активного уровня (нуля) имеет тот выход, номер которого равен десятичному числу, определяемому двоичным числом на входе. Например, если на всех входах — логические нули, то на выходе Yo— логический ноль, а на остальных выходах — логическая единица. Если на входе А2 — логическая единица, а на остальных входах — логический ноль, то на выходе У2 — логический ноль, а на остальных выходах — логическая единица. Если на входе — двоичное число, превышающее 9 (например, на всех входах единицы, что соответствует двоичному числу 1111 и десятичному числу 15), то на всех выходах — логическая единица.
Помимо информационных имеется один или более входов, называемых входами разрешения, или адресными входами. Так, микросхема КР531ИД14 представляет собой два дешифратора 2 х 4, т. е. каждый дешифратор имеет два информационных входа и четыре инверсных выхода, атакже инверсный вход разрешения.
Цифры на входе (1,2) обозначают вес разряда двоичного числа, а цифры на выходе (0—3) определяют десятичное число, соответствующее заданному числу на входе.
При логической 1 на входе разрешения на всех выходах будут также логические 1. При активизации входа разрешения, т. е. при Е = 0, логический 0 появляется на том выходе дешифратора, номер которого соответствует десятичному эквиваленту двоичного числа, поданного на информационные входы. Благодаря наличию входа разрешения можно наращивать размерность дешифраторов. Так, используя 5 дешифраторов 2×4, можно построить дешифратор 4×16.
Очевидно, что если использовать две микросхемы КР531ИД14, т. е. четыре дешифратора 2×4, можно построить неполный дешифратор.
Дешифратор — одно из широко используемых логических устройств. Его применяют для построения различных комбинационных устройств.
Это основано на том обстоятельстве, что на выходе дешифратора вырабатываются все возможные логические произведения всех входных переменных (конъюнктивные минтермы).
Подключая к определенным выводам дешифратора логический элемент ИЛИ или используя дешифратор с открытым выходом и реализуя на нем «монтажное ИЛИ», можно реализовать любую логическую функцию.
ИС Компараторов кодов (Comparator) применяются для сравнения двух входных кодов А и В и выдаче на трех выходах результатов сравнения: А=В, А>В, А B).
Электроника
учебно-справочное пособие
Дешифраторы
Дешифраторы решают следующие задачи:
Дешифраторы выпускаются в виде отдельных микросхем или используются в составе других микросхем. В настоящее время десятичные или восьмеричные дешифраторы используются в основном как составная часть других микросхем, таких как мультиплексоры, демультиплексоры, ПЗУ или ОЗУ.
Дешифратор n-разрядного двоичного числа имеет выходов. Дешифратор называется полным, если он имеет количество выходов m, связанных с количеством разрядов n входного двоичного числа следующим соотношением:
Дешифратор, у которого при n входах число выходов меньше 2n ( m n ), называется неполным.
Преобразование производится по правилам, описанным в таблицах истинности. Для построения дешифратора можно воспользоваться правилами построения схемы для произвольной таблицы истинности.
Обычно, указанный в схеме номер вывода дешифратора соответствует десятичному эквиваленту двоичного кода, подаваемого на вход дешифратора в качестве входных переменных, вернее сказать, что при подаче на вход устройства параллельного двоичного кода на выходе дешифратора появится сигнал на том выходе, номер которого соответствует десятичному эквиваленту двоичного кода. Отсюда следует то, что в любой момент времени выходной сигнал будет иметь место только на одном выходе дешифратора. В зависимости от типа дешифратора, этот сигнал может иметь как уровень логической единицы (при этом на всех остальных выходах уровень логического 0), так и уровень логического 0 (при этом на всех остальных выходах уровень логической 1). В дешифраторах каждой выходной функции соответствует только один минтерм, а количество функций определяется количеством разрядов двоичного числа. Если дешифратор реализует все минтермы входных переменных, то он называется полным дешифратором (в качестве примера неполного дешифратора можно привести дешифратор двоично-десятичных чисел).
Обозначение дешифраторов на принципиальных схемах показано на рис. 1.
 | ||
 |  |  |
| а) | б) | в) |
Линейный (одноступенчатый) дешифратор
Данный дешифратор используется, если на его вход подаётся двоично-десятичный код только в прямой форме. Схема такого дешифратора состоит из входных элементов “И-НЕ” и выходных схем “И”.
| Входы | Выходы | ||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 8 | 4 | 2 | 1 | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 |
| 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
В соответствии с принципами построения произвольной таблицы истинности по произвольной таблице истинности получим схему дешифртора, реализующего таблицу истинности, приведённую в таблице 1. Эта схема приведена на рисунке 2.
Как видно на этой схеме для реализации каждой строки таблицы истинности потребовалась схема «4И». Схема «ИЛИ» не потребовалась, так как в таблице истинности на каждом выходе присутствует только одна единица.
Точно так же можно получить схему для любого другого дешифратора.
Функциональная схема дешифратора на 16 выходов приведена на рисунке 3. Для преобразования сигнала необходимо на входы V1 и V2 микросхемы подать сигналы логических нулей.
Пусть на входе дешифратора присутствует двоичное число 1111. В этом случае на всех пяти входах элемента DD1.15 будут сигналы логических единиц, а на выходе этого элемента будет логический нуль. На выходах всех остальных 15 элементов будут сигналы логических единиц. Если хотя бы на одном из входов V логическая единица, то единицы будут на всех 16 выходах.
На рис. 4 представлен интегральный дешифратор К155ИД3. Входы E0 и E1 являются разрешающими. При наличии на них напряжения низкого уровня на одном из выходов дешифратора 0-15 также имеется напряжение низкого уровня, причем номер этого выхода является эквивалентом двоичного числа, поданного на входы 1, 2, 4, 8. Так, при подаче кодовой комбинации входных сигналов 0110 в активном состоянии будет выход 6 (вывод 7) При этом на всех остальных выходах будет напряжение высокого уровня. Если же на входы E0, E1 подать напряжение высокого уровня, то такое же напряжение будет на всех выходах дешифратора. Поэтому входы E0, E1 называют разрешающими или стробирующими.
К преимуществу линейных дешифраторов можно отнести простоту схемы и высокое быстродействие, поскольку входные переменные одновременно поступают на все элементы И. Одновременно, без дополнительных задержек, формируется и результат на выходах этих элементов.
К недостаткам следует отнести:
Пирамидальные дешифраторы
Пирамидальные дешифраторы позволяют реализовать схему на базе только двухвходовых элементов логического умножения (конъюнкции). Принцип построения этих дешифраторов состоит в том, что сначала строят линейный дешифратор для двухразрядного числа X1, X2, для чего необходимы 2 2 =4 двухвходовые схемы И. Далее, каждая полученная конъюнкция логически умножается на входную переменную X3 в прямой и инверсной форме. Полученная конъюнкция снова умножается на входную переменную X4 в прямой и инверсной форме и т.д. Наращивая таким образом структуру, можно построить пирамидальный дешифратор на произвольное число входов.
На рис. 5 приведена реализация дешифратора 3×8. Схема этого дешифратора состоит только из схем «И». Но на входы этой схемы должен подаваться только двоичный код числа как в прямом, так и в инверсном виде.
Для построения такого дешифратора потребуется 12 двухвходовых элементов 2И и три инвертора (на схеме не показаны). Пирамидальные дешифраторы при больших количествах входных переменных позволяют несколько упростить конструкцию устройства, т.е. уменьшить количество интегральных микросхем.
Семисегментный дешифратор
Для отображения десятичных и шестнадцатеричных цифр часто используется семисегментный индикатор. Изображение семисегментного индикатора и название его сегментов приведено на рисунке 6.
Для изображения на таком индикаторе цифры 0 достаточно зажечь сегменты a, b, c, d, e, f. Для изображения цифры ‘1’ зажигают сегменты b и c. Точно таким же образом можно получить изображения всех остальных десятичных или шестнадцатеричных цифр. Все комбинации таких изображений получили название семисегментного кода.
Составим таблицу истинности дешифратора, который позволит преобразовывать двоичный код в семисегментный. Пусть сегменты зажигаются нулевым потенциалом. Тогда таблица истинности семисегментного дешифратора примет вид, приведенный в таблице 1. Конкретное значение сигналов на выходе дешифратора зависит от схемы подключения сегментов индикатора к выходу микросхемы.
| Входы | Выходы | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 8 | 4 | 2 | 1 | a | b | c | d | e | f | g |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 |
| 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 |
| 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 0 |
| 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
В соответствии с принципами построения произвольной таблицы истинности по произвольной таблице истинности получим принципиальную схему семисегментного дешифратора, реализующего таблицу истинности, приведённую в таблице 1. На этот раз не будем подробно расписывать процесс разработки схемы. Полученная принципиальная схема семисегментного дешифратора приведена на рисунке 7.
Для облегчения понимания принципов работы схемы на выходе логических элементов «И» показаны номера строк таблицы истинности, реализуемые ими.
Например, на выходе сегмента ‘a’ логическая единица появится только при подаче на вход комбинации двоичных сигналов 0001 (1) и 0100 (4). Это осуществляется объединением соответствующий цепей элементом «2ИЛИ». На выходе сегмента ‘b’ логическая единица появится только при подаче на вход комбинации двоичных сигналов 0101 (5) и 0110 (6), и так далее.
В настоящее время семисегментные дешифраторы выпускаются в виде отдельных микросхем или используются в виде готовых блоков составе других микросхем. Условно-графическое обозначение микросхемы семисегментного дешифратора приведено на рисунке 8.
В качестве примера семисегментных дешифраторов можно назвать такие микросхемы отечественного производства как К176ИД3. В современных цифровых схемах семисегментные дешифраторы обычно входят в состав больших интегральных схем.
Cинтез дешифратора
| Х2 | Х1 | Х0 | Y0 | Y1 | Y2 | Y3 | Y4 | Y5 | Y6 | Y7 |
|---|---|---|---|---|---|---|---|---|---|---|
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
Как следует из таблицы состояния, каждой функции соответствует только один минтерм, следовательно, не требуется минимизировать эти функции (рис. 9).
Из полученных уравнений и схемы дешифратора следует, что для реализации полного дешифратора на m входов (переменных) потребуются n = 2 m элементов конъюнкции (количество входов каждого элемента “И” равно m) и m элементов отрицания.
Двухступенчатые дешифраторы на интегральных микросхемах
Пример дешифратора для пятиразрядного двоичного кода. Каждый дешифратор выполнен с управляющими входами, объединенными конъюнктивно. При выполнении условия конъюнкции на выходе, номер которого соответствует десятичному эквиваленту двоичного кода, появится уровень логического “0”. В противном случае все выходы находятся в состоянии логической единицы (рис. 10). Как следует из рис. 6, пятиразрядный дешифратор, имеющий 32 выхода, выполнен на базе четырех дешифраторов с использованием лишь одного дополнительного инвертора, что достигнуто благодаря наличию входной управляющей логики каждой интегральной микросхемы. Нетрудно заметить, что входная логика дешифраторов КР1533ИД7 позволяет реализовать функцию дешифратора 2×3 без дополнительных элементов, а полного дешифратора 2×4 с использованием одного инвертора.
